Конспект въпроси по




ИмеКонспект въпроси по
Дата на преобразуване13.02.2013
Размер144.4 Kb.
ТипКонспект
източникhttp://78.90.89.159/home/files/spme/SPME_izpit/izpit/konspekt SPM-otgovori_iveto.doc
Конспект въпроси по дисциплината

“Системи за проектиране в микроелектрониката”


I. CADENCE


  1. Кой метод за проектиране е заложен в CADENCE?

CADENCE е автоматизирана система за т. нар. top-down

проектиране на интегрални схеми, т. е. от описание на най-високо ниво

до генериране на топологията на интегралната схема, чрез използване

на метода за проектиране със стандартни клетки.

  1. Какъв подход за проектиране на интегрални схеми се използва?

Според това представяне проектирането на схема по методологията "от горе на долу"("tор-dоwn") предлага изборът на път от възможно най-високото ниво наповеденческо описание до най-ниското физическо ниво, преминавайки през структурните нива. Този подход е валиден не само при проектирането на интегрални схеми.

  1. Какви са етапите на проектиране на интегрални схеми?

Един от основните етапи, определящи крайния успех на процеса проектиране-производство-реализация е формулирането на техническо задание. Tук се специфицират целта и задачите, за които е предназначена проектираната схема (система). Задават се и се обосновават основните системни теxникоикономически xарактеристики и параметри, като технология, бързодействие, захранване, цена и др.

Трябва да се отбележи, че етапът структурно (системно) проектиране понякога се дефинира като архитектурно, поведенческо ниво. Основното внимание на проектанта при архитектурното ниво на абстракция насочено към общата структура на системата, описвана обикновено чрез примитиви от високо ниво, като процесори, памети, входно-изходни блокове и т. н., xарактеризирани чрез параметри като обем памет, време за достъп, дължина на думите, протоколи за обмен на данни и др. На този етап на проектиране се изследва (синтезира) общата структура на системата, разпределението на потоците информация между отделните блокове, определя се подходящата система команди и сигнали, създават се алгоритмите за функциониране на подсистемите, общата система се разделя на апаратна и програмна част.

Функционално-логическата схема на проектираната система се построява на етапа на функционално-логическото проектиране като се отчита библиотеката базови фрагменти и елементи, които са разработени за избраната технология. Правилното функциониране на синтезираната логическа схема се проверява чрез симулиране на логическото поведение на схемата и анализ на временните съотношения.

На етапа на схемотехническото проектиране ce синтезират и симулират електрическите схеми на отделните възли и блокове на проектираната схема. В зависимост от конкретните изисквания се извършват един или няколко от следните видове анализи: постояннотоков, честотен, преходен, температурен, радиационен, шумов, анализ на чувствителност, малосигнален, голямосигнален, смесен цифрово-аналогов и др. За постигане на задоволителни резултати от проектирането е предвидено използуването на модели на електронните компоненти с различни нива на точност и сложност, възможност за оптимизиране по един или някoлко параметъра и др.

Физическа реализация на проекта във вид на топология се синтезирана етапа на топологичното проектиране. Tук се решават следните задачи: компановка, разполагане на елементите, трасировка на между елементните съединения. Като резултат от топологичното проектиране се получава проект на комплектът фотошаблони, необходими за изготвяне на интегралната схема.

Много важно за успешното изпълнение на схемотехническото и топологично проектиране, както и цялостното проектиране на микроелектронни елементи и интегрални схеми са етапите "Проектиране на микроелектронни процеси и технологии (технологично симулиране)" и "Проектиране на полупроводникови структури и елементи (физическо

моделирани на елементи)". На базата на детайлно двутридименсионално решение на математическите уравнения, описващи технологичните процеси на използуваната технология и физическите процеси в полупроводниковите елементи се осъществява многопараметрично оптимизационно проектиране на базовата микроелектронна технология и основните градивни елементи.

4.Kаква е организацията на базата данни в CADENCE?

CADENCE има собствена структура на организация и управление на базата данни. Всички данни в DFII са организирани в библиотеки. В библиотеките се съдържа цялата информация за

Слоеве (Layers);

Правила за съответния процес (норми на проектирането; норми за разположение и трасиране; правила при символично представяне);

Клетки (Cells).

Библиотеките могат да се разглеждат като аналог на директориите във файловите системи и да се използват, за да се групират свързани файлове с данни.

  1. Какви видове представяния на клетките съществуват? На кой етап от проектирането се използва всяко едно от тях?


Някои от видовете представяния на клетки са следните:

- symbol, schematic - използва се в схемния редактор;

- layout, compacted - за топологичен редактор;

- abstract - за генериране топологията на интегрална схема;

- spice, spectre - за аналогова симулация;

- verilog - за цифрова симулация;

- еxtracted - за извличане на паразитни елементи от топология;

- analog_extracted – за ресимулация след извличане на

паразитните елементи, и др.

  1. Какви видове симулатори (аналогови, цифрови и смесени) има в CADENCE и какви симулации се извършват с тях?

Симулаторите, които поддържа CADENCE са SPICE, SPECTRE и SpectreS - за аналогова симулация, VERILOG - XL -за цифрова симулация, както и симулатори за смесена аналогово-цифрова симулация – spiceVerilog, spectreVerilog и spectreSVerilog.

При аналоговата симулация, в зависимост от типа на симулатора,

могат да се правят преходен анализ, постояннотоков анализ, честотен анализ, Corners анализ, Monte Carlo анализ, S-parameter анализ и параметричен анализ.Както при аналоговата симулация и тук на най-ниско ниво от йерархията на схемите, елементите, които ги изграждат трябва да имат представяне от типа verilog. Този тип представяне отчита минималните, максималните и типичните закъснения на логическите елементи.За да бъде възможно да се осъществи цифровата симулация е необходимо да бъде зададен файл с входни въздействия. Този файл се създава в съответствие с изискванията на езика Verilog. Смесената аналогово-цифрова симулация представлява комбинация от аналогова и цифрова симулации, като за аналоговата част на схемата се задават съответния тип анализ - постояннотоков,честотен или преходен, а за цифровата част - файл с входнивъздействия, както при цифровата симулация.

  1. Каква е разликата между симулация на идеална и реална (с паразитните елементи) схема? Как се отразява това в симулационната среда?

При симулацията на идеалната схема не се отчитат паразитните капцитети, докато при симулацията на реалната схема те са взвети предвид. Извършва се ресимулация като отново се извършва преходния анализ на схемата но вече с отчитане на паразитните капацитети. За тази цел в от менюто Set  Environment преди schematic се записва extracted. Разликата между двата анализа се отчитат с помощта на калкулатора на CADENCE, като се отчитат съответно закъсненията и стръмността на фронтовете.

  1. Какво е необходимо за да се пусне параметричен анализ?

Задава се параметъра например ширина на канала на pmos транзистор. След което от менюто ToolsAnalog Environment се стартира прозореца на CADENCE за симулация. От ментото analysis се задава постояннотоков анализ. След това от менюто Variables се избира Copy from cellview. След това от менюто Tools се избира Parametric Analysis се задват параметрите на анализа, обхвата на изменение на зададения параметър и през колко стъпки ще се изменя. След което анализа се стартира. Резултатите се извеждат от менюто results  Direct prot  dc.

  1. Какви са възможните начини за избиране на възли или токове за визуализация при аналогова симулация?

преходен анализ

Results Direct Plot Transient Signal, маркират се възлите “Vin”,“Vgate” и “Vout”, след което се натиска Esc от клавиатурата

честотен анализ

    • Results Direct Plot AC Phase, посочват се възлите “Vin” и “Vout” и се натиска Esc.

    • Results Direct Plot AC db20, посочват се възлите “Vin” и “Vout” и се натиска Esc

постояннотоков анализ

За визуализиране на резултатите за работната точка на схемата се използва командата Results Annotate DC Operating Points

Резултатите от развивката по параметър на R8 се визуализират като се използва командата Results Direct Plot dc избира се възелът “Vout” и се натиска Esc от клавиатурата

параметричен анализ

За визуализиране на изходния ток след приключване на симулацията, от менюто Results се избира Direct Plot dc и в прозореца на схематичния редактор се селектира дрейновият пин на транзистора. Той може да се изобрази графично и ако това е зададено преди стартирането на симулацията (Outputs To Be PlottedSelect On Schematic).


  1. Какво представлява технологичния файл?

Информацията, която дефинира технологичния процес се съхранява в технологичен файл, а от своя страна той е част от цяла технологична библиотека. Този текстов файл дефинира използваните технологични слоеве, заедно с техните цветове и начин на визуализация. В технологичната библиотека се съдържат също и файлове с нормите за проектиране и дефинициите на символнитеелементи за скелетните схеми при топологично проектиране и др.Винаги, когато се създава нова библиотека, вече съществуваща технологична библиотека се закача към нея, а технологичният файл се компилира и необходимата информация се включва към библиотеката


  1. Може ли да се направи ресимулация на схема преди да е извършено сравняване между електрическа схема и топология? Обосновете отговора си.

Въз основа на създадената топология се извлича реалната електрическа еквивалентна схема чрез добавяне на паразитните елементи. Извършва се отново сxемотеxническа или логическа симулация за определяне критичния път за предаване на

сигналите, оценка на времената за закъснение и общото функциониране на схемата. Не може да се напражи ресимулация преди да е извършено сравнение между електрическата схема и топология тъй като няма да бъдат отчетени паразитните капцитети, т.е няма да може да се види никаква разлика между двете схемни представяния. Няма да могат да се отчетат закъсненията и стръмността на фронтовете.


  1. Кой език се използва за симулация на цифрови схеми в CADENCE?

За да бъде възможно да се осъществи цифровата симулация е

необходимо да бъде зададен файл с входни въздействия. Този файл се създава в съответствие с изискванията на езика Verilog.



  1. За какво служи йерархичния редактор?




  1. Какви начини има за изчертаване на топология и в какви случаи се прилагат?

Когато елементи, изграждащи дадена схема нямат стандартно

топологично представяне в CADENCE, е необходимо това представяне

да бъде създадено, за да бъде възможно да се използва в топологията

на интегралната схема. Създаването на топологията на дадена клетка е възможно да стане ръчно или автоматично.

При ръчното създаване на топология се изчертава на ръка всеки

детайл от всеки слой на топологията. Този тип изчертаване се използва

при чертане на резистори и кондензатори, тъй като този модул не е

включен в разглеждания софтуерен пакет.

Автоматичното генериране на топология става, когато най-ниското

ниво от йерархията на даден блок от електрическата схема съдържа

само транзистори. В този случай се използва модула на CADENCE -

Layout Synthesis.

Трети вариант е топологията да се въвежда от файл, ако например

тя е била генерирана на друго място. Форматите, които се поддържат

са: Stream, Applicon, CIF, CALMP, DEF и LEF.


  1. Какви видове проверки съществуват в CADENCE?


1) Проверка на правилата за проектиране (DRC).

След като се направят всички връзки, топологията трябва да се

провери за това дали са изпълнени всички изисквания при

проектирането (Design Rules Check – DRC). От прозореца на Layout XL

се избира Verify DRC.

С DRC може да се прави проверка само на част или на

цялата топология.

2) Сравнение на физическата реализация с изходната схема (LVS).

LVS (Layout Versus Schematic) прави сравнение на две

представяния на клетка и показва разликите между тях. Най-често се

прави сравнение между топологичното представяне с извлечени схемни

и паразитни елементи (extracted) и схемното представяне (schematic),

от което е генерирана топологията. Модулът генерира нетлист за всяко от представянията на схемата и ги сравнява, като използва зададените

правила

Процесът верификация на проекта се състои от следните подетапи:

Проверка на нормите и правилата за топологично проектиране.

Проверява се формалното изпълнение на всички допуски, норми и

правила на използуваната технология, като реализирани минимал-

ни размери, минимални разстояния между елементи, елементи и

проводящи шини, минимална широчина на проводящи шини, при-

покриване на области от елементи, елементи и шини, минимални

и максимални стойности на периметри и площи на области и т. н.

Възстановяване на електрическата схема от топологичния проект

и проверка на индентичността й с първоначалната схема.

Ресимулация. Въз основа на създадената топология се извлича ре-

алната електрическа еквивалентна схема чрез добавяне на пара-

зитните елементи. Извършва се отново сxемотеxническа или логи-

ческа симулация за определяне критичния път за предаване на

сигналите, оценка на времената за закъснение и общото функцио-

ниране на схемата.



  1. Какви видове стандартни клетки се използват при проектиране на топологията на чип?

Разполагане на ядрото- Този етап започва с разполагането на т.нар. cap cells Етапът започва с попълване на празното място в ядрото с т.нар.

feedthru клетки

  1. От кое представяне на клетката се извличат паразитните елементи (екстракция)?

Извличането на паразитните елементи става от топологията на схемата (представяне layout). При екстракция се използва процесът на разпознаване на паразитните елемнти, при което се създава символ на всеки от тях.

  1. Какви видове пинове може да има в представянето тип schematic?

Входовете и изходите на схемата се обозначават с т.нар. пинове, които се делят на входни, изходни и входно/изходни.


  1. Каква графична информация съдържа представянето на клетката тип abstract?

Abstract клетките са за генериране на топологията на интегрална схема

  1. Какво представлява LVS? Какви представяния на клетката се използват при LVS?

LVS (Layout Versus Schematic) прави сравнение на две

представяния на клетка и показва разликите между тях. Най-често се

прави сравнение между топологичното представяне с извлечени схемни

и паразитни елементи (extracted) и схемното представяне (schematic),

от което е генерирана топологията.

  1. Какви са начините за получаване на представяне на клетката тип schematic?

Клетката е най-общото име за проект. В дадена библиотека се съдържат различен брой отделни проекти (клетки). Всеки проект може да се представи по различен начин – като схема (schematic), като символ (symbol), като топология (layout). Проектът (cell) се характеризира с набор от различни представяния (cellviews). Представянията symbol и schematic се използват в схемния редактор.


  1. Какво е DRC? Къде се съдържа информацията за DRC?

След като се направят всички връзки, топологията трябва да се

провери за това дали са изпълнени всички изисквания при

проектирането (Design Rules Check – DRC). От прозореца на Layout XL

се избира Verify DRC.

Информацията за DRC се съдържа в системния *.log файл.


  1. Какво е SpectreVerilog?


Когато е готова електрическата схема може да се пристъпи към

извършване на симулация. Симулаторите, които поддържа CADENCE са

SPICE, SPECTRE и SpectreS - за аналогова симулация, VERILOG - XL -

за цифрова симулация, както и симулатори за смесена аналогово-

цифрова симулация – spiceVerilog, spectreVerilog и spectreSVerilog.


  1. Какво е dkit?




  1. Каква е основната разлика между CADENCE и SYNOPSYS?


Основната разлика е, че Cadence използва top-down подхода за проектиране, докато Synopsys и bottom-up.Cadence има инструменти за симулиране и синтез на аналогови, цифрови и смесени ИС, докато Synopsys само за цифрови.


  1. Може ли да се създаде библиотека в CADENCE без да е обвързана с технологичен файл? Обосновете отговора си.




  1. Каква е разликата между двата подхода на проектиране top-down и bottom-up?

При top-down се започва от най-високото ниво, като се разглеждат основните характеристики и функции на системата. След това тази система се разделя на под системи, които да изпълняват отделните функции.

При bottom-up първо се изграждат отделните под блокове, като те се обединяват, докато се получи цялата система.

  1. Какво е Virtuoso-XL?


Топологичен редактор на Cadence



  1. Каква е разликата между модулите Virtuoso-XL и Verilog- XL?


VirtuosoXL е топологичен редактор, докато VerilogXL е симулатор на цифрови схеми.



  1. За какво служи средството калкулатор? Дайте примери.


Помощното средство калкулатор служи за изчисляване на проводимостта. Например визуализиране на зависимостта на gm спрямо Vgate.

За изчисляване на стръмности, за измерване на закъснения.


  1. Кое представяне на клетката се използва за смесена аналого-цифрова симулация?


Spectre verilog


  1. Какво представяне на клетката е analog_extracted, кога се получава и къде се използва?

analog_extracted се използва за ресимулация след извличане на паразитни елементи.



  1. Какво представяне на клетката е config и къде се използва?



II. SYNOPSYS


  1. Технологично зависимо ли е дадено VHDL описание?

  2. Кои са оснивните части на VHDL модела?

  3. Какъв е смисълът на конструкцуията «лист на чувствителост» при описанието на даден процес?

  4. Какъв метод бе използван за задаване на етстовите въздействия по време на лабораторните упражнения по SYNOPSYS/VHDL?

  5. Какви са основните етапи на проектирането при работа със SYNOPSYS?

  6. На кое място във VHDL кода се описват входно/изходните портове?

  7. Колко архитектури могат да се зададат към дадено entity?

Свързани:

Конспект въпроси по iconКонспект на изпитни въпроси съгласно учебната програма за подготовка за придобиване на правоспособност монтьор на асансьори първа степен
Микрокомпютърна структура от централизиран тип за управление на асансьор принципно устройство, действие и разчитане на схема
Конспект въпроси по iconКонспект по история и цивилизация за 10 клас, зип
Отговор на исторически въпроси: “Какъв би бил резултатът за България, ако бе воювала на страната на Антантата по време на Втората...
Конспект въпроси по iconКонспект на изпитни въпроси съгласно учебната програма за подготовка за придобиване на правоспособност монтьор на асансьори втора степен Основни елементи на безконтактните ел схеми общи положения
Управление на два асансьора работещи в група при наличие на дежурен асансьор на основна спирка. Ел схема
Конспект въпроси по iconОписание на системата "Trivia Game"
Да се проектира и реализира уеб клиентско приложение за работа с въпроси. В него потребителите могат да се регистрират, започнат...
Конспект въпроси по iconКонспект урока по обж
План-конспект урока по основам безопасности жизнедеятельности. Назначение и боевые свойства автомата Калашникова
Конспект въпроси по iconВъпроси, които се задават много често
Фрауенкирхе голяма част от посетителите бяха от нехристиянски среди. Имаше възможност също така след събирането да се задават въпроси...
Конспект въпроси по iconВъпроси, които се задават много често
Фрауенкирхе голяма част от посетителите бяха от нехристиянски среди. Имаше възможност също така след събирането да се задават въпроси...
Конспект въпроси по iconВъпроси
Истината е в не правилното отговаряне на въпросите, а в задаването на правилните въпроси
Конспект въпроси по iconПримерни въпроси за тест за изпит по Фармацевтичен анализ Въпроси за 1 точка

Конспект въпроси по iconВъпроси и отговори по процедура
Във връзката с подготовка на проектно предложение от нашата организация имаме следните въпроси
Поставете бутон на вашия сайт:
Документация


Базата данни е защитена от авторски права ©bgconv.com 2012
прилага по отношение на администрацията
Документация
Дом